基于65 nm CMOS 工艺,设计适用于高速SerDes串行链路的低抖动高速电荷泵锁相环(CPPLL)电路. 通过优化环路带宽以及压控振荡器(VCO)、电荷泵和鉴频鉴相器的电路结构, 抑制电压纹波和内部噪声引起的抖动, 以在满足SerDes链路需要的宽频范围和高速要求的同时, 电荷泵锁相环能够获得较小的抖动偏差和稳定的时钟信号. 包括整个焊盘在内的芯片面积为0.309 mm2. 测试结果表明, 电荷泵锁相环能够实现10.9~12 GHz的输出时钟信号, 其在10 MHz频偏处的相位噪声、参考杂散和品质因数(FoM)分别为?111.47 dBc/Hz、?25.14 dBc和?223.5 dB. 当输入参考频率为706.25 MHz 时, CPPLL能够在600 μs后输出稳定的11.3 GHz时钟信号, 且RMS抖动为973.9 fs, 约为0.065 UI. 在电源电压为1.2 V下, 电路的功耗为47.3 mW. 所设计的锁相环(PLL)电路能够适用于20 Gb/s及以上的高速通信链路系统.