多通道和多模射频通信系统往往包含多个射频收发器芯片，系统性能在很大程度上取决于时钟抖动和时钟相位的一致性，当不同接收机之间的时钟相位偏差过大时，系统的增益、信噪比以及通信质量都会下降^[1-2]. 并且射频前端通道间须满足良好的相位一致性，因此为其提供的本振信号也须满足相位同步^[3-5]. 在射频收发器中，基于小数分频锁相环（phase locked loop, PLL）的频率综合器既能够提供系统的时钟信号，又是产生本振信号的常用方式. 由于各个射频收发器的工作过程、电压、温度（PVT）条件通常难以完全一致，在对PLL输入相同参考时钟时，PLL间输出信号的相位仍然会产生差异^[4]. 如何对PLL输出信号相位实行高精度控制，实现不同射频收发器芯片间的本振信号相位、时钟信号相位同步，变得越来越重要.

上海交通大学^[4]在PLL内部的分频器后串接采样器，消除由于分频器延时不同造成的PLL间输出相位不一致的问题，但该方法只适用于分频器的分频比为整数的PLL，输出信号频率的分辨率较低. 瑞典爱立信有限公司^[6]在多个RF前端电路中将参考信号与本振信号混频，作为输出信号，通过时间数字转换器（time-to-digital converter, TDC）测量本振信号与公共参考信号的时间差，以此确定输出信号的初始相位，并根据相位值调整PLL输出信号的相位，但这种方法需要采用高精度的TDC设计以保证同步后得到较低相位误差，电路实现成本较高. Markulic 等^[7-11]采用数字时间转换器（digital-to-time converter, DTC）控制PLL输出信号的相位，但DTC对PVT条件的变化较为敏感，且难以满足高精度和线性相位控制的需求^[1]. Huang 等^[1]在小数分频PLL中的 delta-sigma 调制器（delta-sigma modulator, DSM）内部增加了相移模块，能够对输出信号相位进行一定的线性控制，但PLL相位同步后仍有0.936°的较大相位误差.

针对上述问题，设计适用于小数分频PLL的相位同步算法. 设计相位累加采样点数选取算法，实现快速且高精度的数字鉴相器，用于精确计算不同片PLL输出信号与参考信号的相位差，降低设计成本且相位差计算结果精度高. 通过实时控制DSM的小数分频比实现在0°~360°内线性调整PLL输出信号相位，且不受PVT条件变化的影响. 使用本设计实现PLL相位同步后的相位误差低于文献[1]中的结果，且能够快速实现多锁相环间的相位同步.

当分频器的分频比为小数时，PLL即为小数分频PLL. 相比于整数PLL，小数分频PLL克服整数的限制，可以在不改变参考时钟频率的前提下，增加输出信号频率范围和分辨率^[12-13]. 典型的小数分频PLL基本结构如图1（a）所示^[14-15]. 图中，f_ref 为PLL参考时钟，LO_I、LO_Q 为本振产生器输出的两路正交本振信号，N、F分别为DSM输入的整数、小数分频比. DSM作为小数分频的控制器，对系统的杂散噪声进行整形，将杂散噪声从低频段推到高频段再通过环路滤波器进行滤除，有效减少杂散噪声对输出信号的影响，优化PLL输出信号的杂散抑制指标^[16-17].

在不同的收发器芯片内，PLL模块工作时的PVT条件不一致，导致同一时刻，不同芯片中PLL模块的DSM控制码字几乎是随机的，并且不同PLL内部各个模块间信号的延时也不一致. 因此，即使每个PLL模块采用相同的参考时钟，能够产生相同频率的输出信号，也会存在不确定的相位偏差. 多芯片同步需要提取该不确定结果，将所有芯片内的PLL输出信号都同步到相同的相位上.

多芯片PLL相位同步的功能图如图1（b）所示，每一个PLL都由同一个参考时钟输入，通过本振产生器（LO_GEN）产生相应I、Q正交的本振信号. 每个芯片内部都包含一个相位同步电路，用于控制PLL的分频比（N、F），实时调节PLL输出信号的相位，直到各芯片内的PLL输出信号相位同步.

本文设计的小数分频PLL相位同步电路结构框图如图2所示。图中，CLK_VCO为压控振荡器输出信号，F_cal为小数分频比偏移量；虚线框内部分为实现相位同步算法电路的结构. 主要由相位累加器、数字振荡器（NC oscillator, NCO）、数字鉴相器、相位调整控制电路组成. 相位同步电路实质是能够修正DSM输入小数分频比的电路.

当同步指示信号Sync拉高时，所有PLL相位同步电路内的相位累加器被复位，基于参考时钟CLK_REF产生相同的参考相位信号 $ {\phi _{{\rm{NCO}}}} $. 该相位用于控制NCO产生2路相互正交的三角函数信号. PLL本地振荡器输出的2路正交信号 ${S_{{\rm{LO}}\_I}}(t)$、 ${S_{{\rm{LO}}\_Q}}(t)$经参考时钟频率采样后，与NCO产生的I、Q路信号一同输入数字鉴相器计算得到相位差Δ $\phi $.

不同PLL在锁定后，Δ $\phi $的大小不同，因此相位同步电路实现同步校准的本质是消除每片PLL的输出信号与NCO产生的参考信号间的相位偏差，当所有PLL的输出信号相位都被同步到与参考信号相位一致时，即实现多片PLL输出相位同步.

在计算出相位差Δ $\phi $后，由相位调整控制电路计算出相位调整量F_adj的大小. 相位控制电路还用于控制相位累加器的频率控制字F_NCO和DSM输入的小数分频比F_DSM的大小，使PLL输出信号实现相应的相位调整

(1) $ {P_{\rm{s}}} = - \Delta \phi . $

在每一次相位调整后，再次计算Δ $\phi$的大小，判断当前相位误差量是否小于误差允许值，如果不满足则继续进行相位调整，直到相位误差量小于设定的误差允许值，之后动态地检测与调整PLL输出信号相位，保证相位误差始终在允许值范围内.

PLL产生的信号频率较高，直接将其与NCO输出信号进行相位比较，实现较为困难. 由于该信号为正弦（余弦）波信号，只有1种频率成分，可以通过参考时钟CLK_REF进行欠采样后再计算其与NCO输出信号的相位差. 假设PLL输出2路正交的本振信号分别为

(2) $ \begin{split} {S_{{\rm{LO\_}}I}}(t) =\;& \cos \;(\omega t + \Delta \phi ) = \hfill \\ \;&\cos \;(2{\text{π}}{f_{{\rm{ref}}}}(N + F)t + \Delta \phi ) = \hfill \\ \;&\cos \;(2{\text{π}}{f_{{\rm{ref}}}}Nt + 2{\text{π}}{f_{{\rm{ref}}}}Ft + \Delta \phi ). \hfill \end{split}$

(3) $ \begin{split} {S_{{\rm{LO\_}}Q}}(t) =\;& \sin \;(\omega t + \Delta \phi ) = \hfill \\ \;&\sin \;(2{\text{π}}{f_{{\rm{ref}}}}(N + F)t + \Delta \phi ) = \hfill \\ \;&\sin \;(2{\text{π}}{f_{{\rm{ref}}}}Nt + 2{\text{π}}{f_{{\rm{ref}}}}Ft + \Delta \phi ). \hfill \end{split}$

式中： $\omega $为信号数字角频率，t为时间，F量化后位宽为25 bits.

由采样定理可知，经参考时钟欠采样的信号在频域内被搬移到小于参考时钟频率一半的范围内. 假设当前小数分频比F满足F<0.5，则经参考时钟频率欠采样后的信号分别为

(4) $ \begin{split} {S_{{\rm{LO\_}}I}}'(t) =\;& \cos (2{\text{π}}{f_{{\rm{ref}}}}Ft + \Delta \phi ), \hfill \\ {S_{{\rm{LO\_}}Q}}'(t) =\;& \sin (2{\text{π}}{f_{{\rm{ref}}}}Ft + \Delta \phi ). \hfill \end{split} $

设定的I、Q正交NCO输出信号分别为

(5) $ \begin{split} {S_{{\rm{NCO\_}}I}}(t) = \;&\cos (2{\text{π}}{f_{{\rm{ref}}}}Ft + {\phi _{{\rm{err}}}}), \hfill \\ {S_{{\rm{NCO\_}}Q}}(t) =\;& \sin (2{\text{π}}{f_{{\rm{ref}}}}Ft + {\phi _{{\rm{err}}}}). \hfill \end{split} $

式中： $\phi_{err}$为NCO设计时因对相位累加器的输出进行截位所引起的相位误差. 将上述信号进行交叉相乘后相加可得：

(6) $ \left.\begin{split} {S_{{\rm{Data\_}}I}}(t){\rm{ = }}\;&{S_{{\rm{LO\_}}I}}'(t) {S_{{\rm{NCO\_}}I}}(t){\rm{ + }}{S_{{\rm{LO\_}}Q}}'(t) \hfill \\ {S_{{\rm{NCO\_}}Q}}(t) =\;& \cos\; (\Delta \phi - {\phi _{{\rm{err}}}}), \hfill \\ {S_{{\rm{Data\_}}Q}}(t){\rm{ = }}\;&{S_{{\rm{LO\_}}Q}}'(t) {S_{{\rm{NCO\_}}I}}(t) - {S_{{\rm{LO\_}}I}}'(t) \hfill \\ {S_{{\rm{NCO\_}}Q}}(t) = \;&\sin\; (\Delta \phi - {\phi _{{\rm{err}}}}). \end{split} \right\} $

取 ${S_{{\rm{Data\_}}I}}(t) $与 ${S_{{\rm{Data\_}}Q}}(t) $比值，再求其反正切可得相位差Δ $\phi $，即

(7) $ \Delta \phi = \arctan \left(\frac{{{S_{{\rm{Data\_}}Q}}(t)}}{{{S_{{\rm{Data\_}}I}}(t)}}\right) + {\phi _{{\rm{err}}}}. $

NCO查找表的位数本应为25 bits，为了节省资源，本文设计的NCO截取相位累加器的高16 bits作为NCO查找表的输入，使式（7）中的Δ $\phi $包含大小为 $\phi_{{\rm{err}}} $的相位误差. 相位累加器输出信号剩余的低9 bits是从0到2⁹−1的周期循环，因此 $\phi $_err为周期信号，其最大值 $\phi_{{\rm{err\;max}}} $为

(8) $ {\phi _{{\rm{err\;max}}}} = {360^{\rm{o}}} \div {2^{16}} \approx 0.005{\rm{ }}{49^{{\rm{ o}}}}. $

该相位误差大小对本文最终要实现小于0.35°的设计指标的影响极小，可以暂且忽略不计.

在数字鉴相器原理的基础上，设计相位累加采样点数的选取算法，消除相位差中的高次谐波分量的同时，降低相位差计算的误差，并缩短相位差计算所需的时间.

在实际电路中，由于PLL输出信号经过参考频率欠采样输出的信号为单比特信号（方波信号，除基频输出外，还包含2、3、4等高次谐波成分），取值只有0和1这2种可能，与NCO输出信号进行三角运算后，得到的 ${S_{{\rm{Data\_}}I}}(t)$与 ${S_{{\rm{Data\_}}Q}}(t)$中不只有相位信息，还包含许多高次谐波分量，即

(9) $\begin{split} \left.\begin{array}{l} S_{{\rm{Data}}\_I}\left( t \right) = {S_{{\rm{LO}}\_I}}'\left( t \right){S_{{\rm{NCO}}\_I}}\left( t \right){S_{{\rm{LO}}\_Q}}'\left( t \right){S_{{\rm{NCO}}\_Q}}\left( t \right)= \\ \;\;\;\;\;\;\;\;\;\;\;\;\;\;\;\;\;\;{\rm{ cos}}\left( {{\rm{\Delta }}\phi } \right){\rm{ + }} \displaystyle\sum \limits_{k = 0}^K {a_k}\cos (k{\omega _m}t),\\ {S_{{\rm{Data}}\_Q}}\left( t \right) = {S_{{\rm{LO}}\_Q}}'\left( t \right)S_{{\rm{NCO}}\_I}\left( t \right) - S_{{\rm{LO}}\_I}'\left( t \right)S_{{\rm{NCO}}\_Q}\left( t \right)=\\ \;\;\;\;\;\;\;\;\;\;\;\;\;\;\;\;\;\;{\rm{ sin}}\left( {{\rm{\Delta }}\phi } \right){\rm{ + }}\displaystyle\sum \limits_{k = 0}^K {a_k}\sin (k\omega _mt). \end{array} \right\}. \end{split}$

式中： $ {\omega _m} = 2{\text{π}} {{{f}}_{{\rm{ref}}}} F $， α_k为高次谐波分量的幅值. 为了得到相位差，需要将这些高次谐波分量滤除. 由于正弦信号在单个周期内的积分为零，可以采用累加求和法滤除高次谐波分量，即分别对 $ {S_{{\rm{Data\_}}I}}(t) $、 $ {S_{{\rm{Data\_}}Q}}(t) $进行一定采样点数的累加，将非直流的频率成分去除，只留下包含相位差的成分.

理论上当累加采样点数刚好等于1个NCO输出信号周期时，累加时长可以达到最小. 以F = 0.1为例，10个采样点可将所有的高频分量滤除. 但在实际应用中，小数分频比F不一定能被1除尽，即NCO输出信号的单个周期所需的采样点数不一定为整数，若单取1个NCO周期的采样点累加，必将引入计算误差，只能通过多个NCO周期的累加降低误差大小. 而累加采样点数的选取如果不合适，对相位差计算结果会造成较大影响. 比如在较为极端的情况下，如果采样点数包含的周期数恰好比整数个周期再多出半个周期，而这半个周期又恰好都为正或负，则计算结果将引入很大的计算误差.

本文采用如下方法进行累加采样点数计算和缩短鉴相时间. 设NCO输出信号单个周期的采样点数为K（K不一定为整数），

(10) $ K = \frac{1}{F}. $

由式（10）可知K与小数分频比呈反比关系，当PLL工作在极小的小数分频比时，K很大. 为了缩短相位差计算总时间，提高鉴相速度，累加采样点数不能过大，因此在计算相位差时，在初始设定的小数分频比上加1个偏移量F_cal，使单个周期的采样点数K减少，即

(11) $ {F_{{\rm{DSM}}}} = F + {F_{{\rm{cal}}}}. $

加上F_cal后不能影响实际的相位差计算结果，即F_cal必须满足

(12) $ {F_{{\rm{cal}}}}{N_{{\rm{cal}}}} = M. $

式中：M为大于0的自然数，N_cal为最大累加采样点数. 设N_cal个采样点里包含NCO信号周期的个数为P，则

(13) $ P = {\rm{floor}}(\frac{{{N_{{\rm{cal}}}}}}{K}) = {\rm{floor}}[{N_{{\rm{cal}}}}(F + {F_{{\rm{cal}}}})]. $

式中：floor为向上取整函数. 将该周期数乘以每个周期所需的采样点数K，数值四舍五入后即得到算法最终的累加采样点数N_add.

(14) $ {N_{{\rm{add}}}} = {\rm{round}}(P K) \hfill = {\rm round} \left\{ {\rm floor} [{N_{{\rm{cal}}}}(F + {F_{{\rm{cal}}}})]\frac{1}{{F + {F_{{\rm{cal}}}}}}\right\} . \hfill $

式中：round为四舍五入函数. 由此得到的N_add最多误差0.5个采样点. 以F=0.03，F_cal=0.1为例，经算法预处理和未经算法预处理的误差采样点数随N_cal变化曲线如图3所示. 由图可以看出，经过算法预处理得到的N_add中所包含的误差采样点数N_err始终小于0.5，比未经算法预处理的N_cal中所包含的最大误差采样点数减少了约87%.

在实际电路中，PLL进行相位调整时的受限因素很多。比如当调整的相位差过大时，会导致压控振荡器（VCO）输出信号频率改变量过大，VCO子带覆盖的频率范围较窄，大的频率切换容易跳出当前子带的频率范围，最终导致PLL失锁. 因此对PLL进行相位调整时，不能一次直接将所需的相位偏移量调整完，而是要分多个参考时钟周期进行相位调整.

相位调整控制电路的功能是计算每个参考时钟周期内，PLL模块进行相位调整时小数分频比的调整量F_adj，并实时控制相位累加器的频率控制字F_NCO以及DSM输入的小数分频比F_DSM的大小. 相位同步电路设置3种状态：1）相位差计算状态

(15) $ {F_{{\rm{NCO}}}} = {F_{{\rm{DSM}}}} = F + {F_{{\rm{cal}}}}. $

2）PLL相位调整状态

(16) $ \begin{split} {F_{{\rm{NCO}}}} =\;& F, \\ {F_{{\rm{DSM}}}} =\;& F + {F_{adj}}. \end{split} $

3）相位跟踪状态

(17) $ {F_{{\rm{NCO}}}} = {F_{{\rm{DSM}}}} = F. $

假设PLL进行相位调整所需的时间包含参考时钟的周期数为N_adj，则

(18) $ \begin{split} &{\rm{(}}N + F{\rm{)}}{N_{{\rm{adj}}}}\left[\frac{1}{{(N + F){f_{{\rm{ref}}}}}}{\rm{ - }} \hfill \frac{1}{{(N + F + {F_{{\rm{adj}}}}){f_{{\rm{ref}}}}}}\right] =\\ &\frac{{{P_{\rm{s}}}}}{{{2{\text{π}}}}{{(N + F{\rm{)}}{f_{{\rm{ref}}}}}}}. \hfill \end{split}$

化简式（18）得到

(19) $ {\rm{(}}N + F{\rm{)}}{N_{{\rm{adj}}}}{\rm{ = }}\frac{{{P_{\rm{s}}}}}{{2{\text{π}}}}\left(\frac{{N + F}}{{{F_{{\rm{adj}}}}}} + 1\right). $

(20) $ {F_{{\rm{adj}}}} = \frac{{N + F}}{{\dfrac{{2{\text{π}}(N + F){N_{{\rm{adj}}}}}}{{{P_{\rm{s}}}}} - 1}} \approx \frac{{{P_{\rm{s}}}}}{{2{\text{π}}{N_{{\rm{adj}}}}}}. $

数字鉴相器模块输出的相位差Δ $\phi $是经过25 bits量化后的弧度值，因此相位调整所需的相位偏移量P_s满足

(21) $ {P_{\rm{s}}} = \frac{{ - 2{\text{π}}\Delta \phi }}{{{2^{25}}}}{\rm{.}} $

由式（20）、（21）可得

(22) $ {F_{{\rm{adj}}}} = \frac{{ - \Delta \phi }}{{{2^{25}}{N_{{\rm{adj}}}}}}. $

将式（22）代入式（16）可得PLL相位调整时F_NCO、F_DSM的值，从而根据相位差Δ $\phi $线性地调整PLL输出信号的相位.

以F = 0.14为例，对数字鉴相器进行Simulink仿真，得到相位差计算结果的误差P_e随累加采样点数N_cal变化的曲线如图4所示. 由图可以看出，累加采样点数越大，计算结果的误差越小. 将采样点数进行预处理，由式（14）计算得到最终累加采样点数N_add后，计算结果的误差比未经预处理的误差低. 由于累加采样点数过大会增加电路的计算量和同步总时长，本文最终选取的累加采样点数N_cal=2 048，此时的计算误差P_e=0.092 4°，已满足高精度鉴相的需求.

使用Verilog HDL（硬件描述语言）设计小数分频PLL相位同步的数字电路，并使用Simulink、cadence仿真工具搭建小数分频PLL模型、相位同步电路的联合仿真电路. 输入参考时钟频率 ${f_{ref}} = 25{\rm{MHz,}}\;N{\rm{ = 50,}}\;F = 0.14{\rm{,}} \; {F_{{\rm{cal}}}} = 7.812\;5 \times {10^{ - 3}}$，N_cal=2048，N_adj=2048. 仿真电路中包含2个小数分频PLL模块，并设定不同PLL参数使PLL锁定后输出信号的初始相位差为−203°.

如图5所示为PLL1与PLL2模块在相位同步电路未工作前，输出信号的波形. 图中，LO_I1与LO_Q1分别为PLL1输出的2路经参考频率欠采样得到的正交信号，LO_I2与LO_Q2分别为PLL2输出的2路经参考频率欠采样得到的正交信号. 从图中可知在2个PLL锁定后，输出信号存在较大的相位差.

如图6所示为NCO产生信号及其相位信号波形. 图中，sinsin、coscos为NCO生成的2路正交信号. nco_phase_sum为相位累加器的输出值，即为公共参考信号相位值，其位宽为25 bits，表示范围0°~360°，溢出后再从0开始增加. pluse_sync为相位同步指示信号，当电路检测到该信号的上升沿时，复位所有PLL内的相位累加器，同步电路开始工作.

如图7所示为鉴相器计算相位差的结果. 图中，abs_error为经鉴相器计算得到的相位差的绝对值，其位宽为25 bits. 从图中可以看出，相位差的大小最终缩小至32 768，换算成角度为0.35°. 如图8所示为最终2个PLL输出信号波形. 由图可以看出，PLL1、PLL2输出的I、Q信号均达到相位同步状态. 同时，计算2个PLL输出信号的相位差，得到2个PLL输出信号相位差P_diff随时间t变化曲线，如图9所示. 可以看出在PLL锁定后，相位差在相位同步电路的工作下逐渐收敛，且达到相位同步的耗时约为210 ms，即5 250个系统时钟周期.

本文设计能够线性调整相位的PLL相位同步电路，其中的相位累加采样点数选取算法有效降低相位差计算结果的误差，并且给出多个PLL输出信号相位与参考相位同步的电路设计过程. 在系统响应耗时方面，整个相位同步电路从开始工作到实现相位同步所需的时间仅为210 ms（系统时钟为25 MHz），收敛速度快，实现同步后的相位误差仅有0.35°，本设计适用于对时钟相位一致性要求高的多通道射频通信系统中. 本设计对NCO相位精度的要求较高，如何进一步提高NCO设计的精度，同时节省硬件资源开销须深入研究.