随着信息传输速率不断增长，有限带宽信道引起高频信号衰减导致的码间干扰问题日益严重^[1-2]. 均衡技术中的判决反馈均衡器(decision feedback equalizer, DFE)能够利用恢复的符号来消除当前的码间干扰，还可避免放大高频噪声和串扰，因而成为高速串行链路中不可或缺的组成部分^[3].

从结构看，DFE可分为全速率型、半速率型和预处理型. 半速率结构通过降低时钟频率和增大数据的持续时间来缓解全速率结构对时序的苛刻要求^[4]. 但这是以增加电路复杂度为代价的，而且这种结构中反馈路径上求和节点的电容通常较大，会对工作速度造成一定影响^[5]. 为了克服这一影响，Emami-Neyestanak等^[6]提出了预处理结构，虽然以额外增加的加法器、触发器和复接器为代价，但有效降低了DFE反馈路径的延迟，提高了工作速度. 从自适应角度看，DFE中常用的自适应算法是符号-符号最小均方 (sign-sign least mean square，S-S LMS) 算法^[7], 其实现时需要计数器和数模转换器(digital-analog converter, DAC)来输出稳定的控制电压. 当传输速率较高(达到GHz数量级)而要求的自适应步长较小时，高速数字计数器和DAC的设计难度加大. 另一种可行的自适应方案是模拟自适应电路，其具有速度高、收敛性能好的特点.

本文设计研究基于0.18 μm工艺的高速自适应DFE, 采用半速率结构提高信号的传输速率，自适应电路采用由积分器和乘法器构成的模拟LMS电路，以满足速率要求，并通过对电路参数的优化，改善自适应算法的跟踪效果，保证LMS算法的收敛性和稳定性.

S-S LMS算法是高速自适应DFE常用的方法，具有计算量小、易于实现的特点. 其抽头系数的更新^[8]可表示为

(1) ${C_i}(n + 1) = {C_i}(n) + 2\mu \;{\rm{sign}}\left[ {e(n)} \right]\;{\rm{sign}}\left[ {x(n)} \right]\;.$

式中：C_i(n) 为n时刻的抽头系数，μ为算法的收敛因子，控制着算法的收敛速度和稳定性，x(n)为均衡信号，e(n)为均衡信号与期望信号之间的误差信号.

如图1所示为与S-S LMS算法相对应的电路实现结构，含灵敏放大器(sense amplifier, SA)、 复接器(multiplexer, MUX)、 计数器和电流数模转换器(current digital-analog converter, IDAC). 其中，clk_adap为自适应模块的时钟信号，D+和D−为固定的标准逻辑电平，是期望数据d(n)的高低电平值，V_th是SA的阈值电压，p为计数器的重置信号. V_ctrl为控制上/下计数器的计数方向，err+和err−为误差信号的正值和负值，由MUX中高电平“1”和低电平“0”进行选择输出. 虽然从硬件角度看，S-S LMS算法比LMS算法更易实现，但由于需要灵敏放大器和数模转换器分别来实现符号运算和信号转换，会增加电路复杂度和功耗. 而且，0.18 μm CMOS工艺限制计数器的工作频率^[9], 导致S-S LMS算法电路难以工作在高速率. 另外，S-S LMS算法本身的误差信号和判决信号均为数字序列，会在一定程度上降低算法本身的精度，有较大的稳态误差.

满足LMS算法高速率和高稳定性要求的一种可行的方法是采用模拟电路实现LMS算法. 首先对LMS算法进行积分变换，以便模拟电路实现. LMS算法可表示为

(2) ${C_i}(n + T) = {C_i}(n) + 2\mu e(n)x(n)\;.$

式中：T为采样周期.

将式(2)两边同除以T, 并作适当变换可得

(3) $\frac{{{C_i}(n + T{\rm{) - }}{C_i}(n)}}{T} = \frac{{2\mu }}{T}e(n)x(n)\;.$

当T趋于0时，根据微分和积分定义，可将抽头系数C_i (n)表示为

(4) ${C_i}(n) = \frac{1}{{{\tau _{\operatorname{int} }}}}\int_0^t {e(n)} x(n){\rm d}n\;.$

式中：τ_int=T/(2μ)为积分器的时间常数，与LMS算法的收敛因子μ有关，关系着算法的性能，需要仔细设计^[10].

如图2所示为与式(4)对应的模拟LMS自适应算法的实现框图. 其中，判决器输出的判决信号和输入信号被送入减法器产生误差信号，该误差信号与输入信号相乘后被送入积分器，产生控制均衡器自适应抽头系数的偏置电压，进而通过调节尾电流的大小实现抽头系数的更新. 与S-S LMS电路相比，模拟LMS自适应电路能够实现更好的自适应性能，且可以工作在高速率，更适用于高速串行通信.

如图3所示为本文设计的2抽头模拟自适应DFE框图，其中，DFE主体电路采用半速率结构，包括奇(odd)、偶(even) 2个通道，每个通道各包含1个加法-乘法器(简称加乘器)和2个D触发器(D-flip flop, DFF). 首先半速率时钟Clk通过双边沿采样将全速率数据分为半速率数据，分别送入奇、偶2个通道进行均衡，之后再通过一个MUX将均衡后的2路数据恢复成全速率数据，C₁、C₂分别对应2个抽头系数. 该结构的好处是通过将工作频率减半使全速率结构中第一抽头反馈路径苛刻的时序约束得以缓解，同时降低时钟电路的设计难度. 相应地，模拟LMS自适应电路接收奇、偶2路信号，通过计算不断调整DFE抽头系数，使得接收信号与期望信号的误差逐渐减小并趋于稳态. 为了更有效地分析研究自适应电路的性能，本文将其中一路加乘器(odd)的输出作为芯片的输出监测点(Mo).

本文DFE中的DFF和加乘器采用电流模逻辑(current mode logic, CML)实现，如图4和5所示. 图4中，V_inp和V_inn为DFF的输入差分信号，V_outp和V_outn为DFF的输出差分信号，Q_out为DFF中主锁存器的输出信号，clk_p和clk_n为差分时钟信号，V_bias为尾电流管的偏置电压，M₁~M₅代表晶体管；R₁和R₂代表负载电阻. 图5中，V_inp和V_inn为加乘器的输入差分信号， $V_{\rm{inp}}^{(1)} $和 $V_{\rm{inn}}^{(1)} $、 $V_{\rm{inp}}^{(2)} $和 $V_{\rm{inn}}^{(2)} $分别为第一级DFF和第二级DFF反馈到加乘器的判决信号，V_outp和V_outn为加乘器的输出差分信号，V_bias、V_bias1和V_bias2为尾电流管的偏置电压. 其中，DFF由2对互补的半速率时钟触发的主从锁存器级联构成，起判决和延时作用. 时钟信号(clk_p、clk_n)通过晶体管M5和M6控制锁存器的工作状态. 当时钟为高电平时，主锁存器处于采样模式，晶体管M1、M2允许主锁存器跟踪输入信号(V_in)的变化，而从锁存器工作在锁存状态，保持上一周期的输出值；当时钟为低电平时，主锁存器处于锁存模式，交叉耦合的M3和M4形成正反馈维持前半个周期所采样的信号值.

两抽头的加乘器由3个差分对组成，在电流域中实现3对差分信号(V_inp, V_inn、 $V_{{\rm{inp}}}^{{\rm{(1)}}}$和 $V_{\rm{inn}}^{(1)} $、 $V_{\rm{inp}}^{(2)} $和 $V_{\rm{inn}}^{(2)} $)的加权和. 差分对的跨导值g_m由尾电流管偏置电压(V_bias,V_bias1,V_bias2)决定，与负载电阻R的乘积构成DFE抽头系数. 实际实现时，与第一抽头系数对应的栅极电压(V_bias1)受LMS自适应电路控制，其余的栅极电压可从外加电源或基准电压源得到.

模拟乘法器是LMS自适应电路中的重要单元，采用Gilbert结构(见图6)实现，由跨导管(M₅, M₆)和开关管(M₁~M₄)组成，其中，跨导管放大从栅极输入的误差信号V_e+和V_e−, 开关管的栅极引入未判决的均衡信号V_x+和V_x−，通过调节开关管控制跨导管，并调节尾电流完成乘法功能^[11].

积分器是实现自适应功能的关键模块，由一个带负载电容C_L的跨导单元构成^[12], 如图7所示. 其中，I_SS为尾电流管偏置电压V_bias提供的恒定电流. 其第一级为有源电阻作为负载的差分放大器结构，第二级采用共源放大器结构以驱动负载C_L. 乘法器的输出信号(V_inn, V_inp)控制积分器对电容的充放电，当V_inn为高电平时，电容C_L通过上拉路径M₃'充电，即增大抽头系数；反之，则通过下拉路径M₄'管放电，即减小抽头系数. 积分器的输出电压(V_out) 即为DFE中加乘器尾电流管的偏置电压，用于自适应调整抽头系数以有效消除后标码间干扰^[13].

由式(4)表示的积分器推导结果可知，时间常数τ_int=T/(2μ)中的T为采样周期，应足够小，以保证充分的采样率. 因此，乘法器的带宽应足够大，以实现高速采样数据的运算. 如图8所示为本文设计的乘法器的频率响应，其中，f为频率，G为乘法器的增益. 从图中可以看出，乘法器的3 dB带宽为10.5 GHz，带宽较大，可以处理模拟LMS电路中高频信号.

当T一定时，τ_int应设计得偏大才好，这时收敛因子μ偏小，更有利于LMS算法的收敛和稳定. 下面介绍如何对晶体管尺寸进行优化，设计出满足LMS算法收敛性和稳定性且误差小的积分器.

积分器的传输函数可表示为

(5) $H(s) = {\left[{A_0}^{ - 1} + s\,{\left({A_0}{p_1}\right)^{ - 1}}\right]^{ - 1}} = {\left[{A_0}^{ - 1} + s{\tau _{\operatorname{int} }}\right]^{ - 1}}\;.$

式中：A₀=(g_M1g_M3r_out)/g_M2，为直流增益，p₁=1/(r_outC_L)为积分器的极点，τ_int为积分器的时间常数，该值又可从积分器的增益带宽积得到，即有

(6) ${\tau _{{\rm{int}}}} = \frac{1}{{{A_0}{p_1}}} = \frac{{{g_{{\rm{M2}}}}}}{{{g_{{\rm{M1}}}}{g_{{\rm{M3}}}}}}{C_{\rm{L}}}\;.$

其中，g_M1、g_M2和g_M3分别为图7中M₁、M₂和M₃的跨导. 式(6)表明调节A₀和p₁的乘积可以改变τ_int.

为了设计合适的τ_int, 将A₀进一步表示为

(7) ${A_0} = {A_1}{A_2}\;,$

(8) $\left.\begin{aligned} {A_1} =& \frac{{{g_{{\rm{M1}}}}}}{{{g_{{\rm{M2}}}}}} = \frac{{{{[2K_{\rm{P}}'{{({W / L})}_1}{I_{\rm{D}}}]}^{1/2}}}}{{{{[2K_{\rm{N}}'{{({W / L})}_2}{I_{\rm{D}}}]}^{1/2}}}} \propto \frac{{({W / L})_1^{1/2}}}{{({W / L})_2^{1/2}}}\;, \\ {A_2} = &{g_{{\rm{M}}3}}{r_{{\rm{out}}}} \propto \frac{{{{({W / L})}_{\rm{3}}}}}{{{I_{{\rm{D3}}}}}} \propto \frac{1}{{{I_{{\rm{SS}}}}}}\;. \\ \end{aligned}\right\} $

式中： $K_{\rm p}' $和 $K_{\rm N}' $为PMOS晶体管和NMOS晶体管的跨导参数，W和L为晶体管有效沟道的宽度和长度，I_D为流经M1晶体管的电流，I_D为流经M3晶体管的电流. 又有

(9) ${p_1} = \frac{1}{{{r_{{\rm{out}}}}{C_{\rm{L}}}}} \propto \frac{{{I_{{\rm{SS}}}}{{({W / L})}_{\rm{3}}}}}{{{C_{\rm{L}}}}}\;.$

由式(8)可知，调整M1和M2的宽长比可以改变第一级增益A₁的大小. 而当A₁固定后，调整尾电流(I_ss)的大小可以改变A₂的值，且不会影响第一级增益. 由式(9)可知，当尾电流固定时，改变晶体管M3(M4)的宽长比，在不影响直流增益的情况下可以调整积分器的带宽. 如图9所示为通过上述方法实现的不同积分时间常数下LMS算法的收敛曲线. 可见，随着τ_int从1.0 ns增大到1.5及2.0 ns, 积分器的收敛变慢，时间t从100 ns增加到200及370 ns, 相应地，稳态电压的波动变缓. 例如当τ_int =1 ns时，由于更新步长大，自适应过程中电压V_out的波动也较大，而当τ_int =2 ns时，电压波动较小.

由积分器设计原理可知，在保证τ_int大于一定值的前提下，增大A₀有助于减小积分误差，有利于积分器的输出收敛到所需的偏置电压. 因此，综合考虑收敛速度、稳定性和积分误差，本文采用的积分时间常数为1.5 ns, 积分器增益为36.6 dB. 这既能保证LMS算法的收敛速度，又能保证稳态时积分器的输出稳定在期望的偏置电压附近.

如图10所示为自适应关闭和开启时监测点的输出眼图的仿真结果. 其中，V_odd为监测点的输出电压，V_out为DFE的输出电压. 作为半速率结构，奇(偶)通道只均衡各自通道的信号，即在加法器输出的相邻2个半速率信号中，只有1个信号会得到有效补偿，因而其对应的眼图要明显好于另一个信号的眼图，这一点从图10(b)得到了很好的验证. 进一步比较图10(a)和(b)可知，当自适应关闭时，眼图的垂直张开度和水平张开度分别只有285.7 mV和51.8 ps, 而自适应开启时分别达到436.6 mV和57.9 ps, 说明自适应均衡效果明显. 图10(c)为自适应开启时DFE的输出眼图，可以看到眼图的水平和垂直张开度良好，水平张开度已达到0.9 UI.

本文的2抽头模拟自适应DFE采用0.18 μm CMOS工艺设计并流片测试. 如图11所示为芯片的显微照片，其中，V_inp、V_inn和V_outp、V_outn分别为芯片的输入端和输出端，Mo_p和Mo_n为芯片的监测点，Preset控制LMS自适应电路的开启和关闭，包括焊盘在内的整个芯片面积为0.378 mm² (0.54 mm × 0.7 mm). 如图12所示为芯片测试方案及仪器，Agilent J-BERT N4903B 脉冲型信号发生器产生伪随机二进制序列(PRBS)信号，Agilent E8257D产生半速率单端正弦时钟，并经过巴伦转换为差分时钟信号，作为均衡器的工作时钟. 芯片输出信号经过隔直电容后，在示波器DCA-X86100D上进行眼图测试.

如图13所示为速率为8 Gb/s时示波器测得的芯片输入和输出信号眼图，其中图13(a)为均衡器的输入信号眼图，可见理想信号经过高速背板后已严重失真，眼睛几乎闭合；图13(b)、(c)分别为自适应关闭和开启时监测点信号的眼图，可以看到当自适应未开启时，均衡效果不理想，相邻2个眼睛都几乎闭合，差别不大，而自适应开启时其中一个眼睛要明显优于另一个眼睛，均衡效果明显. 图13(d)、(e)是2种情况下DFE的输出眼图，当自适应关闭时，眼图的垂直张开度和水平张开度分别只有262.7 mV和69.10 ps, 而自适应开启时分别达到275.5 mV和72 ps. 很明显，自适应关闭时眼图中有噪点，而开启时噪点消失，极大地改善了眼图质量，张开度良好.

表1总结本文设计的自适应DFE的性能，并比较与近期发表的其他自适应DFE. 表中，v为数据速率，S为芯片面积，P为功耗，L为信道损耗，U为电源电压. 其中，文献[14] 中DFE采用的是S-S LMS算法，其速率和信道补偿能力都低于本文设计的均衡器. 文献[15]、[16]均采用较先进的工艺设计了组合均衡器，因而其速率和信道补偿能力要高于本设计，但都是以较大的功耗和面积为代价，尤其是文献[16]，由于采用全速率结构，增大了时钟电路的功耗，使其功耗远高于其他文献的结果.

本文设计了基于TSMC 0.18 µm CMOS工艺的全模拟自适应DFE. 通过研究不同积分时间常数下模拟自适应电路的收敛特性，对比分析了自适应开启和关闭时DFE芯片的均衡效果. 测试结果表明：当自适应开启时，DFE能够对4 GHz损耗为12 dB的信道进行有效补偿，且均衡效果优于自适应关闭时. 当包括整个焊盘在内的芯片面积为0.54 mm × 0.7 mm, 电源电压为1.8 V, 工作速度为8 Gb/s时，电路的功耗为49.9 mW. 与S-S LMS算法电路相比，模拟LMS自适应电路不仅使得DFE实现更好的均衡效果，而且提高了DFE的工作速率，更适用于25 G及以上的高速串行链路.