1　设计原理和整体结构

D触发器的建立时间指输入的数据信号在时钟事件到来之前保持稳定的最小时间^［13］，也是亚稳态^［14］结束的标志。由于制造过程中产生的内在随机性偏差，每一设备上的D触发器都有自己独一无二的建立时间，并且它们的建立时间都在特定的区间内成随机性分布^［8］。本文的PUF新结构就是基于以上基本原理设计和建立起来的。

基于D触发器的PUF电路系统的整体架构如图1所示。该系统主要由输入控制单元（input control）、D触发器对的硬宏单元（pair of D flip-flops）、采样单元（sampling unit）以及处理单元（processing unit）组成。其中，信号发生器Signal

图1 基于D触发器的PUF电路系统架构图

Fig.1 Block diagram of D flip-flop based PUF

generator产生初始相位差相同但频率不同的数字信号和时钟信号，见图2。数据信号和时钟信号的周期分别为T_Data和T_Clock，在第2个数据时钟周期中，其关系为

图2 基于D触发器的PUF的输入和采样信号

Fig.2 Input and sampling signals of D flip-flop based PUF

式（1）中，Δt为输入信号的时间差，即输入相位差。第3个数据时钟周期内为2Δt，第4个数据时钟周期内为3Δt，依此类推。因此，D触发器的建立时间可通过一系列有着等差的输入相位差信号测量得到^［15］，后文将具体阐述。同时，D触发器的输出结果在每次采样之前都会先变为低电平，即“置零”，这样可保证每次D触发器输出结果的采样有完全相同的初始条件。计数信号CLK_Count由芯片内部产生，为数据信号的反相信号，用于设置采样的时刻，以确保D触发器在采样时已处于响应结束的稳定状态。因此，在每个数据信号周期内，D触发器相关电路的状态依次为：激励、响应、采样和置零。

D触发器对（pair of D flip-flops）中的D触发器是在相同条件下进行的激励响应。通过差分方法处理单元对其结果进行运算处理，能减少连线干扰，提高PUF输出结果的准确性。采样单元（sampling unit）用于获取D触发器建立时间的结果，并将其输出到处理单元（processing unit）。一个n位的PUF需要n个D触发器对、n个采样单元以及n个处理单元。采样单元和处理单元可重复获取并可处理所有D触发器对的输出结果，因此只用一个采样单元和一个处理单元也是可行的。芯片的最终面积由产生一位激励输出响应的PUF基本单元的大小和数量决定。如图3所示，基于D触发器的PUF中，一位PUF输出只有一个D触发器对的结构设计和紧凑的布局方式，有效减小了芯片的面积。

图3 FPGA板上D触发器对的布局

Fig.3 The layout of D flip-flops pairs on FPGA board

2　D触发器对结构

延迟型PUF结构普遍存在性能低的问题，因为连线不对称造成的延迟偏差约为制造过程中带来的随机性偏差（用于产生PUF输出的偏差）的10倍^［9］。从而导致其对PUF输出结果的干扰过大，甚至起决定作用。如图3所示，每一个PUF基本单元都包含一对D触发器，并且输入到其中的信号线长度也各不相同。即便通过精确布局布线，将延迟差降到很小，也很难提高PUF的性能，因为连线延上的延迟偏差数量级很大，尤其是在FPGA上。

图4中每一个点代表每一个D触发器独特的建立时间。对于同一FPGA板的结果来说，因为在FPGA板上一行中有8个D触发器对（见图3），所以，图4中每16个点有类似的分布趋势。说明相对于用于产生PUF输出结果的制造工艺上的随机性偏差，连线延迟带来的偏差对实际输出结果的影响更大。同样，在不同FPGA板之间也存在类似问题，导致每块FPGA板的结果类似。然而，在同一FPGA板上，任意2点之间的相对分布关系却各不相同，反映了每个D触发器制造过程中带来的随机性偏差。

图4 3块FPGA板上D触发器的建立时间分布

Fig.4 The setup times of D flip-flops pairs on three FPGA boards

为解决连线干扰问题，提出了D触发器对的新结构。通过差分方法，能精确放大D触发器的随机性偏差，还能完全消除连线不对称造成的延迟偏差。

如图5所示，数据信号和时钟信号在slice1外的延迟差为t_s1，在slice1内的延迟差为t_s11，由D触发器1（DFF1）制造工艺偏差导致的延迟差为t_d11，则可以得到同时从信号发生器产生的2个输入信号与D触发器1之间的延迟差为

图5 D触发器对硬宏单元上的延迟

Fig.5 Delays in hard macros of pair of D flip-flops

其中，T_DFF1为D触发器1的延迟差。D触发器1和D触发器2的延迟差之间的绝对差为

这样每个D触发器在slice外的连线延迟差t_S1就可抵消，从而保证每个D触发器对延迟差的绝对差不受连线影响，保证所有D触发器在完全相同的条件下，每一个slice都被例化成FPGA上的硬宏单元（hard macro）。因此，每个slice上的2个D触发器的延迟差之间的绝对差是相同的，为

由式（3）和（4）得到每一个slice上的2个D触发器的输入信号延迟差之间的绝对差为

那么，得到的T_Sn值完全由D触发器制造过程中的工艺偏差决定，不受连线偏差干扰，是随机分布的。统计结果如图6所示，红色实心和蓝色虚心散点表示FPGA板上同一slice上2个D触发器各自的输入信号延迟差，即T_DFF1和T_DFF2。因为受连线带来的偏差影响较大，所以分布上具有相似趋势。柱状图则表示FPGA板上的同一Slice上2个D触发器输入信号延迟差之间的绝对差，即T_Sn（为方便显示，对结果进行了4倍的放大）。经验证，此组数据成随机性分布。

图6 FPGA板上同一slice上D触发器的输入信号延迟差（散点）和其绝对差（柱状，4倍放大）

Fig.6 The time difference of D flip-flops in a slice of one FPGA board(scatter diagram) and their absolute difference(column diagram，4 times amplified)

3　PUF的输出

据上所述， 采样并处理D触发器对的值T_Sn就能得到PUF的输出结果。D触发器的响应结果被存储在一个N位的移位寄存器中，同时，用计数器记录计数信号上升沿的次数。当移位寄存器的值转变为N’hfff…fff时， 采样单元对D触发器的建立时间即时准确采集， 如图7和表1所示。因此， 参数N的设置必须比D触发器的亚稳态时间的计数结果更大， 以防止因出现一串高电平的干扰，错过准确的采样时刻。

图7 信号延迟差和采样结果的关系

Fig.7 Relationships between time differences of signals and sampling results

为了得到更加稳定的PUF输出， 基于D触发器的PUF设计采用了重复的激励响应， 该过程从重置信号发生器产生新的信号开始，直到采样单元获得结果。处理单元中的寄存器用于获取重复的激励响应结果中的最大值， 即最准确稳定的结果值M。在每个D触发器对的处理单元中， D触发器1的结果为M₁， D触发器2的结果为M₂， 则可得PUF的一位输出结果：

式（6）中， N_thv为一个可被事先设定的参数，M1-M2的结果反映了绝对差T_Sn的大小。于是，完整建立了一个n位的基于D触发器的PUF电路系统。

4　实验结果

文中所有电路均在Xilinx Spartan-3A FPGA开发板上实现， 如图8和图9所示。实验中， 由信号发生器Agilent 33500B产生的数据信号和时钟信号的频率分别为5 000 100 Hz和10 MHz。实验参数N和N_thv分别为64和6， 产生一个56位的PUF大约需要10 ms。评估物理不可克隆函数性能一般有3个重要指标：可靠性（reliability）、统一性（uniformity）和唯一性（uniqueness）^［16］。在实验中， 分别对其进行测试和分析。

图8 D触发器对在FPGA板上的布局

Fig.8 Placement of D flip-flops pairs on FPGA

图9 实验环境

Fig.9 Experimental environment

PUF的可靠性体现了PUF再输出响应的效率。普遍会使用芯片系统内部的汉明距离（Hamming distance， HD）来评估这一特性。测试一个在芯片i上n位响应的PUF电路系统在正常工作条件下（室温下使用正常的供电电压）的输出响应值R_i。再测试其在其他工作环境下（不同温度条件或不同的供电电压）的响应值，记为R′_i。在获得m个R′_i样本后， 对于芯片i上的PUF电路系统，平均芯片内部汉明距离（intra-chip HD）为

式中， R′_i，t是R′_i的第t个样本。HD_INTRA表示PUF电路系统不可靠/噪声输出位数的平均个数。所以，PUF的可靠性可表示为

实验中， 在不同工作环境下（一周内不同时间段， 温度变化为15~30 ℃）， 对同一FPGA板上的PUF进行了大量重复性测试。测试结果如表2和图10所示， 横坐标表示PUF电路系统内部的汉明距离， 纵坐标为对应汉明距离所占的比例。

图10 DFF PUF可靠性测试结果

Fig.10 The results of DFF PUF’s reliability

PUF的统一性体现了一个n位响应的PUF电路系统输出结果中0和1的比例分布。对于真随机的PUF响应而言， 所有位数是完全相同的， 因此，此分布比例理论上应为50%。通常将一个n位响应的PUF的统一性定义为其百分比汉明权重（percentage Hamming weight（HW））：

式中，r_i，l表示一个n位响应的PUF芯片i的第l位值。实验中，分别对10块spartan 3A FPGA开发板上的PUF电路系统进行了大量测试，结果如表2和图11所示， 其中虚线为基于D触发器的PUF统一性的平均值。

图11 DFF PUF统一性测试结果

Fig.11 The results of DFF PUF’s uniformity

PUF的唯一性体现了PUF能够输出区别于其他同类型的芯片PUF的明显程度， 也是PUF不可克隆的根本保证。通常用2个PUF输出结果的汉明距离（Hamming distance， HD）来表示这一特性。在2个PUF中，i和j（i≠j）都有n位的响应输出，即 R_i和R_j. 那么，k个芯片上PUF的平均汉明距离为

将实验测得的10块FPGA板上的PUF（56位）输出结果分别两两进行汉明距离运算，得到的结果如图12所示。颜色深浅代表汉明距离的大小， 可以看出，两两之间的汉明距离基本在26~30， 在每2个FPGA板之间的分布也较为均匀。同时，对结果进行了正态分布函数拟合， 如图13所示。图中横坐标表示分数型汉明距离，纵坐标表示落在对应汉明距离结果的百分比， 红色曲线表示拟合结果， 基本接近理想状态。

图12 FPGA板之间的响应结果的汉明距离（位置）

Fig.12 Hamming distances of response data between FPGAs(location)

图13 FPGA板之间的响应结果的汉明距离（分布）

Fig.13 Hamming distances of response data between FPGAs(distribution)

表2为DFF PUF与其他类型PUF性能的对比。基于D触发器的PUF特性均接近理想状况。其中唯一性指标达到49.40%， 较2种主流延迟型PUF的均值分别提高了42.20%和2.16%（参考数据来自Maiti团队^［16］）。

5　结 论

基于D触发器的物理不可克隆函数（DFF PUF），实现了一种新型的PUF结构设计。利用D触发器建立时间随机分布的特性，巧妙地设计了D触发器对结构，DFF PUF明显提高了PUF结构的唯一性，从而提高了其安全性。由于1位PUF输出只需要1个D触发器对，DFF PUF降低了芯片的使用面积。实验测试结果表明，基于D触发器的PUF，在可靠性、统一性和唯一性上均有较理想的表现。

参考文献(References)

• 1

  DEUTSCHMANN M.Cryptographic Applications with Physically Unclonable Functions[D]. Klagenfurt: Alpen-Adria Universität Klagenfurt, 2010: 3-26.

• 2

  ANDERSON J H. A PUF design for secure FPGA-based embedded systems[C] //Design Automation Conference (ASP-DAC), 2010 15th Asia and South Pacific. Taipei: IEEE, 2010: 2-5. DOI：10.1109/ASPDAC.2010.5419927

• 3

  BHARGAVA M, CAKIR C, MAI K. Attack resistant sense amplifier based PUFs (SA-PUF) with deterministic and controllable reliability of PUF responses[C]//2010 IEEE International Symposium on Hardware-oriented and Trust (HOST). Anaheim: IEEE, 2010: 106-111. DOI:10.1109/HST.2010.5513106

• 4

  BOLOTNYY L, ROBINS G.Physically unclonable function-based security and privacy in RFID systems[C]//Fifth Annual IEEE International Conference on Pervasive Computing and Communications, 2007. White Plai: IEEE,2007: 211-220. DOI:10.1109/PERCOM.2007.26

• 5

  TUYLS P, SKORIC B, STALLINGA S, et al. An information theoretic model for physical uncloneable functions[C] //International Symposium on Information Theory, 2004. Chocago: IEEE, 2004: 139. DOI:10.1109/ISIT.2004.1365176

• 6

  BÖHM C, HOFER M.Physical Unclonable Functions in Theory and Practice[M]. New York: Springer, 2013: 3-7.

• 7

  HERDER C, YU M D, KOUSHANFAR F, et al.Physical unclonable functions and applications: A tutorial[J]. Proceedings of the IEEE,2014,102(8):1126-1141. DOI:10.1109/JPROC.2014.2320516

• 8

  ZHANG P Y, FENG C H, WWANG H Y.On-chip picosecond resolution timing measurement using time amplifier[J]. Electronics Letters, 2015, 51(18): 1416-1418. DOI:10.1049/el.2015.1202

• 9

  MOROZOV S, MAITI A, SCHAUMONT P.A Comparative Analysis of Delay Based PUF Implementations on FPGA[M]. Berlin: Springer, 2010: 382-387. DOI:10.1007/978-3-642-12133-3_37

• 10

  LEE J W, LIM D, GASSEND B, et al. A technique to build a secret key in integrated circuits for identification and authentication applications[C]// IEEE Symposium on VLSI Circuits: Digest of Technical Papers. Honolulu: IEEE, 2004:176-179. DOI:10.1109/VLSIC.2004.1346548

• 11

  GASSEND B, CLARKE D, DIJK M V, et al.Silicon physical random functions[C]// Proceedings of the 9th ACM conference on Computer and Communications Security. NewYork: ACM, 2002:148-160. DOI: 10.1145/586110.586132

• 12

  AYAT M, ATANI R E, MIRZAKUCHAKI S.On design of PUF-Based random number generators[J]. International Journal of Network Security & Its Applications, 2011, 3(3): 30-40. DOI:10.5121/ijnsa.2011.3303

• 13

  HARRIS D, HARRIS S L.Digital Design and Computer Architecture[M]. San Francisco：Morgan Kaufmann, 2012.

• 14

  CHANEY T J, MOLNAR C E.Anomalous behavior of synchronizer and arbiter circuits[J]. IEEE Transactions on Computers, 1973, C-22(4):421-422. DOI: 10.1109/T-C.1973.223730

• 15

  TAKAMIYA M, MIZUNO M, NAKAMURA K. An on-chip 100 GHz-sampling rate 8-channel sampling oscilloscope with embedded sampling clock generator[C] //2002 IEEE International. Solid-State Circuits Conference. San Francisco: IEEE, 2002:182-458. DOI: 10.1109/ISSCC.2002.992183

• 16

  MAITI A, GUNREDDY V, SCHAUMONT P. A systematic method to evaluate and compare the performance of physical unclonable functions[C]// Embedded Systems Design with FPGAs, NewYork: Springer, 2012: 245-267. DOI :10.1007/978-1-4614-1362-2_11