基于改进旋转因子的高性能FFT硬件设计

基于改进旋转因子的高性能FFT硬件设计

骆阳,张为

Hardware efficient FFT design based on improved rotation factor

Yang LUO,Wei ZHANG

表 6 FPGA实现的电路性能和硬件资源比较表

Tab.6 FPGA implementation results of circuit performance and hardware resources for different architectures

方法	FPGA型号	N	Slices	LUTs	Regs	DSP48Es		slice总量	f /MHz	T_p /（MS·s⁻¹）	T_p,u /（kS·s⁻¹）
方法	FPGA型号	N	Slices	LUTs	Regs	实际数	等效slice数	slice总量	f /MHz	T_p /（MS·s⁻¹）	T_p,u /（kS·s⁻¹）
文献[21]方法	V7	64	−	848	626	8	4 000	5 474	335	335	61.20
本文方法	V7	64	667	2 423	1 924	0	0	4 347	359.69	359.69	82.74
文献[22]方法	V5	256	−	1 733	1 073	12	6 000	8 806	297	297	33.72
本文方法	V5	256	1 093	3 925	3 258	0	0	7 183	315.77	315.77	43.96
文献[23]方法	V7	1 024	−	11 865	1 393	0	0	13 258	200	200	15.08
文献[21]方法	V7	1 024	−	1 671	2 065	25	12 500	16 236	317	317	19.52
文献[20]方法	V7	1 024	−	12 737	2 715	0	0	15 452	200	400	25.89
本文方法	V7	1 024	1 645	6 098	4 785	0	0	10 883	353.21	353.21	32.46